3纳米芯片工艺技术面临的难点:3纳米开发成本大幅攀升

3纳米芯片工艺技术面临的难点:3纳米开发成本大幅攀升

  随着芯片制造商开始提升市场上的10nm / 7nm技术的供应量,芯片产业链上的供应商也在为3纳米下一代晶体管类型的开发做准备。  有些公司已经宣告了3纳米工艺的具体开发计划,但向3纳米工艺节点的过渡估计将是漫长而坎坷的,并且将充满一系列技术和成本方面的挑战。例如,3纳米芯片的规划成本可能会超过引人侧目的10亿美元。此外,在3纳米工艺在技术上还有几个不确定原因可能会在一夜之间改变一切。  三星和GlobalFoundries分别宣告计划开发一种称为纳米片FET(nanosheet FET)的新晶体管技术,即所谓的3纳米可变栅宽度芯片技术。三星希望在2019年之前推出PDK(0.01版),并计划在2021年前投入生产。台积电(TSMC)正在探索3纳米的纳米片FET( nanosheet FETs)和其相关技术--纳米线FET(nanowire FETs)技术,但是台积电(TSMC)现在尚未公布3纳米的最终计划。与此同时,英特尔(Intel)并没有谈论它的3纳米工艺节点开发计划。  晶体管在芯片中是用作开关运用的。现在作为领先的晶体管规划工艺,finFET已经攀升到了16nm / 14nm和10nm / 7nm的工艺节点等级。但是除非有新的技术突破,否则finFETs的工艺演进可能会止步于3纳米工艺节点。

3纳米芯片工艺节点所面临的难点:开发成本大幅攀升

3纳米芯片工艺技术面临的难点:3纳米开发成本大幅攀升图1:FinFET与平面

  这就是为什么该行业正在探索纳米薄片(nanosheet)和纳米线(nanowire)FETs,这些纳米薄片(nanosheet)和纳米线(nanowire)FETs被视为当今finFETs的演进进化的关键步骤。在finFETs中,电流的控制是通过在鳍(fin)的三个侧面的每一个面上实施栅极来实现的。  纳米片和纳米线FET都被归类为全栅(gate-all-around)技术。他们在结构的四个侧面实施了一个栅极,从而能够更好地控制电流。在纳米片/纳米线(nanosheet/nanowire)中,将finFET放置在其侧面,然后把它们分成组成芯片沟道(channels)的分离的水平片,并且有一个栅极围绕着沟道(channel)。  与纳米线(nanowires)相比,纳米片(nanosheet )FET具有更宽的沟道(channel),这意味着器件中的性能和所需的驱动电流更高。这就是为什么纳米片(nanosheets)在市场上获得更多关心的原因。

3纳米芯片工艺节点所面临的难点:开发成本大幅攀升

3纳米芯片工艺技术面临的难点:3纳米开发成本大幅攀升图2(a)finFET,(b)纳米线和(c)纳米片的横截面模拟

  但是迁移到纳米片(nanosheet )或纳米线(nanowires)FET并不是一件简单的事情。首先, 全栅(gate-all-around)器件的性能和扩展优势值得商榷。3纳米的规划成本也是一个问题。据IBS称,通常,IC规划成本已从28nm平面器件的5,130万美元增加到7nm工艺芯片的2.97亿美元以及5nm工艺的5.422亿美元。但根据IBS的数据,3纳米工艺的IC规划成本从5亿美元到15亿美元不等。而这笔15亿美元的芯片工艺规划成本数字涉及到Nvidia的复杂GPU。

3纳米芯片工艺节点所面临的难点:开发成本大幅攀升

3纳米芯片工艺技术面临的难点:3纳米开发成本大幅攀升图3:IC规划成本攀升

  因此,在考虑切换到3纳米工艺之前,客户可能会停留在更长的特定工艺节点上,例如16纳米 / 14纳米和7纳米。有些可能永远不会迁移到3纳米工艺节点上。如果或者当出现全栅(gate-all-around)工艺时,3纳米可能会在2021年的目标日期之后被推出。

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